9月14日上午，2023全球AI芯片峰会（GACS 2023）于深圳开幕。开幕式上，清华大学交叉信息研究院助理教授、北极雄芯创始人马恺声教授应邀出席并带来《Chiplet架构在AI芯片中的商业价值》的主题演讲。

Chiplet并不是一个很新的概念，近年来，先进制程的演进逐渐逼近物理极限，且高性能计算芯片面临研发投入大，量产良率低等商业化难题，Chiplet架构成为后摩尔时代进一步提升芯片性能的重要路径。

Chiplet最显著的商业价值，主要体现在先进制程、大面积芯片领域。演讲中，马恺声教授通过数据模型分析芯片面积与成本的关系，同样工艺制程及面积，Chiplet拆得芯粒数量增加，有助于降低制造成本；工艺制程越高，芯片面积越大，Chiplet在良率提升方面节约的成本越显著。

芯粒互联接口（D2D）——Chiplet集成的关键技术

Chiplet集成能够极大程度上优化高性能计算芯片的商业落地可行性，但从技术层面而言，每颗被集成的小芯粒在互联后依然能够达到系统级整体性能要求至关重要，因此在不同场景需求下采用的芯粒互联接口技术（D2D）与Chiplet集成后整体性能密切相关，最终旨在通过封装内的芯粒互联实现“像片上互连一样”的效果，并同时兼顾低成本、低延时、高带宽、高可靠性的需求。

在实际应用领域中，不同场景的数据传输特点带来对所采用接口技术及封装技术的较大需求差异。芯粒互联接口的技术路线与其所应用的场景技术需求、成本敏感度、封装供应链完备程度等密切相关，设计公司往往需要根据不同场景的差异化需求开发不同的D2D接口方案，例如Apple用于M1/M2 Ultra的UltraFusion技术、NVIDIA的NVLink技术等均为根据自身产品使用场景优化的D2D接口方案。但长期来看，产业界对D2D接口的统一是有迫切需求的。

近日，北极雄芯宣布自主研发的首个基于国内《芯粒互联接口标准》的Chiplet互联接口PBLink回片测试成功。PBLink接口具备低成本、低延时、高带宽、高可靠等特点，符合国产接口标准、兼容封装内外互连、注重国产自主可控。

接口采用12nm工艺制造，每个D2D单元为8通道设计，合计提供高达256Gb/s的传输带宽，可采用更少的封装互连线以降低对封装的要求，最少仅需要3层基板进行2D互连；基于专门优化的精简协议层和物理层，可实现ns级别的端到端延迟，各项指标符合《芯粒互联接口标准》要求及设计预期；此外，PBLink可灵活支持封装内Chiplet-Chiplet互联以及10-15cm的封装外板级Chip-Chip互联，灵活适配各类下游应用场景需求。

演讲最后，马恺声教授介绍了北极雄芯的在Chiplet架构商业落地中的使命。北极雄芯旨在为广大高性能计算场景提供基于Chiplet集成的定制化高性能计算解决方案。在当前国际形势及行业发展趋势下，基于国内具备商业化落地的可行性出发，兼顾场景需求、成本敏感度、国产供应链等各方面的因素，专注于面向自主可控性高的Chiplet技术及产品，关注在14/12nm工艺节点以及国产封装供应链下的可实现性。

公司在Chiplet领域深耕多年，已经率先发布了“启明930”— 国内首个基于Chiplet异构集成人工智能芯片的验证，并向若干下游客户交付了首个隐私安全计算芯粒产品。本次PBLink回片测试成功标志着公司基于国产供应链自主研发的芯粒高速互联接口已经在业内率先实现工艺验证，欢迎各个有需求的企业前来洽谈。