拆：大芯片拆成小芯片，架构上怎么拆，在哪拆。
拼：梳理行业与场景共性，取最大交集部分IP做成Hub，使得Hub满足几个场景80%诉求，剩余20%由客户自己定制。
连（电互连）：自研SerDes，减少面积、功耗开销。
连（光互连）：光Chiplet Die，一边为自研SerDes，一边为光口。提供板卡、机柜连接解决方案。
封：基本打通基于基板、RDL的2.5D封装方案。方案充分考虑复用，具有良率高、成本低、模具私有、可直接量产的特性。
Monolithic单个大芯片设计面积过大会导致良率低 vs. 拆分太多小芯片D2D互联的代价会变高。给定工艺、良率等，如何选定最 佳小芯片尺寸?
拆分过程中，如何选定最合适的“关节”节点，从而使得通讯量最少？
自动化工具以及Chiplet成本模型，可自动搜索给定工艺下最佳成本和能效芯粒规模。
自动化系统分析工具，追踪数据流动，自动选择通讯量最少、对延时最不敏感的位置进行拆分。
给定工艺、良率，存在最佳小芯片尺寸。也就是说，并不是单独一个IP做成一个Die是合适的。以及一些IP，例如GDDR6 IP如果 单独是一片裸Die，面临 模拟-数字-D2D（模拟） 频繁模数转换的问题，明显不合理。
不太可能存在一种HUB，适用于全部场景的情况。如上图，如何充分调研市场、了解算法、进而推算出各种算力、带宽、总线主 从、误码、DDR Access Pattern等共性需求，做一款HUB Die满足场景A、B、C 80%的诉求，是架构上的折中，是难点。
团队中有大量算法与架构人才，可迅速深入了解场景，梳理计算范式与数据流，提取共性需求，设计HUB Die满足此部分需求。
HUB Die所包含的IP是图中(1) (2) (3) (4) 部分，还是(1) 或者(1)+(X)有精确的市场、性能、功耗、成本上的考量。
Artem Lite的D2D接口支持192Gbps/Channel互联带宽，共6组接口合计1152Gbps带宽；Artem Pro 的D2D接口支持448Gbps/ Channel互联带宽，共8组接口合计3584Gbps带宽。我们的D2D接口针对面积、功耗以及插损进行优化，能提供高密度、高能效的 Chiplet互联，满足高性能计算的场景需求。
首次把112G的SerDes做在28nm上（正常在7nm工艺），支持Side Die 7nm-28nm工艺SerDes与Hub Die 12nm SerDes互连。
采用了新架构，对比ADC-DSP架构功耗降低64%。
Phy与基板损耗联合优化，可使用质量更差的基板，从而进一步降低封装成本。
光互连Chiplet，一边为Serdes，一边为光纤，支持板卡、机柜50m内互连。
光Chiplet可直接采购集成。
封装复用，自有模具，将封装周期从2年缩短到3个月，良率达到85%以上。
量产的封装成本为台积电CoWoS一半。
